Счетчик делитель частоты vhdl

Форум arduino.ua

Очень нужен делитель частоты импульсов. Может кто подскажет код, или хотя-бы направление, как реализовать. Я с ардуино только начал знакомство, так что прошу без насмешек-типа "проще пареной репы. " Все когда-то начинали. Буду очень признательный.

Цитувати

#2 2014-12-28 22:56:53

Re: Делитель частоты

А можно подробней, что вы подразумеваете под делителем частоты?

Цитувати

#3 2014-12-29 08:34:14

Re: Делитель частоты

Очень просто по смыслу: вход и выход, на вход идут импульсы определенной частоты (например от 10 до 500 в минуту), нужно так, чтобы на выходе было в это время, скажем, от 1 до 50 импульса в минуту. То-есть коэфициент 10. У меня что-то не получается сохранить пропорции, если при частоте 100 на входе получается 10 на выходе, то при 500 на входе — на выходе не 50, а 30 (к примеру).

Цитувати

#4 2014-12-29 11:01:03

Re: Делитель частоты

если на выходе не нужен меандр и разрешен только "делитель" кратный 2, то каждые импульс == знаменатель/2 меняете значение выхода.

а неверный результат скорее всего слишком много контроллер работает, а опрос выполняется в цикле, наверняка и в терминалку инфа тестовая выводится. 500 / 60 = 8 Гц
код или алгоритм нужно озвучивать ) может у вас ошибка в контроле дребезга сигнала.

Цитувати

#5 2018-06-25 10:33:22

Re: Делитель частоты

Доброго времени суток всем! Помогите мне пожалуйста с одним проектом на ардуино. А именно. надо сделать коробку автомат на Rc модель машины. Привожу пример, возможно я не правильно все описываю, но сильно не пинайте))). Машина начинает двигаться и добавив до определенного момента газ резко сбрасываешь газ и сразу начинаешь снова добавлять газ, и в этот момент серва переключает на вторую скорость. При полном сбросе газа снова серва переключается на первую скорость. Как на настоящих машинах, переключение скорости производится только газом. Это дает возможность освободить один канал на аппаратуре. Помогите пожалуйста!

Цитувати

#6 2018-06-26 10:03:05

Re: Делитель частоты

Цитувати

#7 2018-06-26 13:17:50

Re: Делитель частоты

Распишите как у вас переключаются скорости..

Цитувати

#8 2018-06-26 13:53:54

Re: Делитель частоты

Есть два пути. Один реализовать делитель программно, как пркдложил NoName, второй аппартный, с использованием режима CTC (Clear Timer on Compare Match) свободного счетчика вашего контроллера, с вводом делимого сигнала из внешнего входа. В помощь вам будет документация и примеры на сайте компании Майкрочип.

Делители частоты на основе счетчиков

Делитель частоты с фиксированным коэффициентом деления.При использовании цифровых счётчиков в качестве устройств формирования опорных частот часто требуется обеспечить коэффициент деления частоты, отличающийся от степени числа 2. В этом случае требуется счётчик с недвоичным коэффициентом счёта.

Читайте так же:

Сброс счетчика сервис шкода октавия

Построить недвоичный счётчик можно из двоичного за счёт выбрасывания избыточных выходных состояний. Это может быть осуществлено при помощи метода, который называют методом автосброса. Для этого при помощи дешифратора, подключенного к выходам счетчика, при выходном коде, соответствующем заданному коэффициенту счёта, формируется сигнал сброса, который с выхода дешифратора по цепи обратной связи поступает на счетчик и обнуляет его. Рассмотрим пример реализации делителя с К_д = 3 на трехразрядном двоичном счетчике (рис. 7.25).

Элемент И служит дешифратором состояния «3». Как только состояние на выходе счетчика станет равно 3 (Q1 = Q2 = «1»), с некоторой задержкой на выходе элемента И появится «1», которая по цепи обратной связи поступит на вход R, сбрасывая счетчик в состояние «0». Как только счетчик будет сброшен (установится состояние Q1 = Q2 = Q3 = 0), на выходе через элемента И с некоторой задержкой установится R = «0». Время задержки t определяется задержкой в используемых микросхемах.

По временной диаграмме видно, что частота сигнала на выходе Q2 и на выходе элемента И равна f/3.

Делитель с устанавливаемым коэффициентом деления (с предварительной установкой). У такого делителя можно менять коэффициент деления в широких пределах, не изменяя каждый раз схемы. Выполняется он на счетчике, имеющем входы предварительной записи (рис. 7.26). На входе счетчика имеется параллельный регистр, в который можно записывать любой код. Такой счётчик кроме обычных входов имеет n входов Di начального кода для параллельной загрузки, на которые подаётся код предварительной установки. Кроме них имеется вход синхросигнала параллельной загрузки C. Такой счётчика можно предварительно установить не только в нулевое состояние по входу R, а в любое заданное состояние.

При С = «0» счетчик находится в состоянии предварительной установки и 4-разрядный код на входах D записывается в счетчик и проходит на выход независимо от состояния входов +1, -1. Счет в этом случае невозможен. При С = «1», R = «1» счетчик сбрасывается. Счет возможен только в случае C = «1», R = «0». При этом разрешением счета по входу «+1» является наличие «1» на входе «-1» и наоборот.

На рис. 26 счетчик (К_д = 5) работает на вычитание, на входы D предварительной установки счетчика поступает код N = К_д–1 (в данном случае N = 4 = 0100₂). Сигнал с выхода BR подается на вход записи С. Таким образом, как только счетчик достигает состояния «15», сигнал появляющийся на выходе BR, поступая на вход С, устанавливает счетчик в состояние «4». На выходах Q4 и BR формируется сигнал с частотой f/5.

Аналогично можно организовать делитель с коэффициентом K_д, подавая входные импульсы на вход суммирования «+1» и связывая с входом С выход переноса CR. При этом на входы предварительной установки должен поступать код N = C–K_д, где С – емкость счетчика.

Регистры

Регистры – это устройства, предназначенные для хранения и преобразования многоразрядных двоичных чисел. Запоминающими элементами регистра являются триггеры, число которых равно разрядности хранимых чисел. Различают параллельные регистры (регистры памяти), последовательные регистры (регистры сдвига), параллельно-последовательные регистры, преобразующие код из параллельного в последовательный и наоборот (например, ввод в параллельном коде, вывод – в последовательном).

В регистрах памяти число вводится (выводится) за один такт, а в регистрах сдвига – за n тактов, где n – разрядность регистра. В регистрах памяти могут использоваться триггеры как со статическим, так и с динамическим управлением. На рис. 7.27 приведена схема 8-разрядного регистра памяти с общим входом управления записью информацией и УГО этого регистра. Высокий уровень на входе C разрешает передачу информации с входов данных на выходы (Qi = Di), а низкий уровень на входе C защелкивает данные.

Регистры сдвига применяются для преобразования последовательного кода в параллельный (и обратно), для умножения и деления многоразрядных чисел и т.д. Сдвиговые регистры обычно реализуются на динамических D-триггерах. В регистре с последовательным вводом производится последовательный сдвиг поступающей на вход информации на один разряд вправо в каждом такте синхросигналов (рис. 7.28).

После поступления m синхроимпульсов весь регистр оказывается заполненным разрядами числа D, и первый разряд числа (D) появляется на выходе Q регистра. В течение последующих m синхроимпульсов производится последовательный поразрядный вывод из регистра записанного числа, после чего регистр оказывается полностью очищенным.

Читайте так же:

Счетчик активной энергии скат 301

Для построения реверсивного сдвигового регистра необходимо между его триггерами включать устройства управления направлением сдвига (мультиплексоры), аналогично реверсивному счетчику. Эти устройства в зависимости от направления сдвига должны подключать входы каждого триггера регистра к выходам предыдущего или к выходам последующего триггеров.

Универсальный сдвиговый регистр с последовательно-параллельным вводом и параллельным выводом информации имеет следующие входы и выходы (рис. 7.29):

· входы параллельной записи Di,

· общий вход разрешения записи L,

· тактовый вход С,

· общий асинхронный вход сброса

R всех триггеров,

· выходы параллельного кода Qi,

· выход последовательного кода Q7.

Регистр сдвига с параллельной загрузкой кода это основной узел всех последовательных интерфейсов. Работа такого интерфейса заключается в преобразовании параллельного кода в последовательный, передаче этого кода по однопроводной линии связи и обратном преобразовании последовательного кода в параллельный.

Механическое удерживание земляных масс: Механическое удерживание земляных масс на склоне обеспечивают контрфорсными сооружениями различных конструкций.

Организация стока поверхностных вод: Наибольшее количество влаги на земном шаре испаряется с поверхности морей и океанов (88‰).

Железное противостояние: VHDL против Verilog

Если вы разрабатываете мобильные приложения, веб-страницы или создаете игры, то наверняка вообще не понимаете о каких языках речь, что тут собственно сравнивать, да и вообще полагаете, что это не совсем про программирование. Но если ваша жизнь связана с ПЛИС (CPLD, FPGA), то вопрос, заявленный в заголовке, для вас не стоит — выбор давно сделан. Поэтому попробуем в этом тексте образно взять за руку первых и провести их ко вторым, попутно заставив сделать свой выбор.

Языки описания аппаратуры

В середине 80-х годов развитие интегральных схем вышло на такой уровень, что описывать их работу простой бинарной логикой было практически невозможно. Для микроконтроллерных систем уместно было использовать уже завоевавший мировую популярность язык C, но для более элементарных устройств необходимо было разработать совершенно новый язык.

Первым серьёзным представителем стал Verilog, разработанный компанией Gateway Design Automation в 1985 году. Огромное влияние на язык оказал всё тот же С, это касается, как препроцессора, так и непосредственного внешнего вида кода. Основное предназначение — сверхбольшие интегральные схемы (СБИС), количество логических узлов в которых превышает 10 тысяч элементов.

Язык VHDL разрабатывался параллельно, а главным заказчиком было министерство обороны США. Исходя из этого, за основу был взят язык Ада, но некоторые черты заимствованы у Pascal. Область применения изначально была шире, чем у Verilog, по задумке создателей VHDL должен применяться на всех этапах разработки логических схем.

Синтаксис

Как уже было сказано, оба языка взяли за основу привычные большинству языки высокого уровня, соответственно синтаксис и конструкции в целом выглядят знакомо. Вот реализация элемента ИЛИ на языке VHDL:

library ieee;
use ieee.std_logic_1164.all;

entity OR_ent is
port( x: in std_logic;
y: in std_logic;
F: out std_logic
);
end OR_ent;

architecture OR_arch of OR_ent is
begin

process(x, y)
begin
— compare to truth table
if ((x=’0′) and (y=’0′)) then
F <= ‘0’;
else
F <= ‘1’;
end if;
end process;

architecture OR_beh of OR_ent is
begin

А вот реализация ИЛИ на Verilog:

primitive or2_input (c,a,b);
output c;
input a,b;
table
//a b : c
1 ? : 1;
? 1 : 1;
0 0 : 0;
0 x : x;
x 0 : x;
endtable
endprimitive

Показанные примеры наглядно демонстрируют разницу между языками: VHDL предельно понятный язык, созданный скорее для схемотехников с начальным пониманием программирования, Verilog — для программистов с базовыми знаниями в схемотехнике. В первом случае вы предельно просто должны расписывать исполняемые действия с полным пониманием происходящих процессов, во втором — экономите время и место, отдавая предпочитая мыслям о требуемой функциональности.

Современное противостояние

Если взглянуть на рейтинг популярности TIOBE, то оба языка находятся далеко не на вершине. VHDL в свежем рейтинге занимает лишь 49 место, Verilog — замыкает почётную сотню. Если ориентироваться на результаты запросов по вакансиям на портале trud.com, то здесь ситуация обратная — Verilog обыгрывает VHDL с небольшим перевесом.

Читайте так же:

Счетчик цэ 2727 срок поверки

Кроме того, в пользу Verilog говорит его современная модификация — SystemVerilog. Это куда более совершенный язык, возможности которого превышают не только возможности героев этого текста, но и зачастую текущие потребности (для сравнения, разница примерно такая же, как между С++ и С).

Однако с точки зрения личного опыта побеждает всё-таки VHDL, просто из-за того, что вероятность того, что схемотехник столкнётся с программированием куда выше, чем разработчик, специализирующийся на высокоуровневых языках спустится до программирования ПЛИС.

Делитель частоты — Frequency divider

Делитель частоты , также называется делителем тактовой частоты или пересчеткой или предделителем , является схемой , которая принимает входной сигнал с частотой , и формирует выходной сигнал частоты: ж я п < displaystyle f_ >

где — целое число. Фазовой автоподстройки частоты синтезаторы частоты делают использование делителей частоты , чтобы генерировать частоту , которая является кратным опорной частоты. Делители частоты могут быть реализованы как для аналоговых, так и для цифровых приложений. п

Содержание

1 Аналоговые делители

Аналоговые делители

Аналоговые делители частоты встречаются реже и используются только на очень высоких частотах. Цифровые делители, реализованные в современных технологиях ИС, могут работать на частотах до десятков ГГц.

Регенеративный делитель частоты

Регенеративный делитель частоты, также известный как делитель частоты Миллера , смешивает входной сигнал с сигналом обратной связи от смесителя.

Сигнал обратной связи есть . Это приводит к сумме и разности частот , на выходе микшера. Фильтр нижних частот удаляет более высокую частоту, и частота усиливается и возвращается в смеситель. ж я п / 2 < displaystyle f_ / 2> ж я п / 2 < displaystyle f_ / 2> 3 ж я п / 2 < displaystyle 3f_ / 2> ж я п / 2 < displaystyle f_ / 2>

Делитель частоты с синхронизацией впрыска

Автономный генератор, на который подается небольшое количество высокочастотного сигнала, будет колебаться синхронно с входным сигналом. Такие делители частоты были необходимы в развитии телевидения .

Он работает аналогично генератору с синхронизацией впрыска . В делителе частоты с синхронизацией с инжекцией частота входного сигнала является кратной (или дробной) частотой холостого хода генератора. Хотя эти делители частоты имеют более низкую мощность, чем широкополосные статические (или триггерные) делители частоты, недостатком является их низкий диапазон захвата. Диапазон блокировки ILFD обратно пропорционален добротности (Q) резервуара генератора. В конструкциях интегральных схем это делает ILFD чувствительным к изменениям процесса. Необходимо следить за тем, чтобы диапазон настройки схемы управления (например, генератора, управляемого напряжением) находился в пределах диапазона синхронизации входа ILFD.

Цифровые разделители

Для целочисленного деления степени двойки можно использовать простой двоичный счетчик, синхронизируемый входным сигналом. Наименее значимый выходной бит чередуется с 1/2 скорости входного синхросигнала, следующий бит с 1/4 скорости, третий бит с 1/8 скорости и т. Д. Расположение триггеров — классический метод для целых чисел. -n деление. Такое разделение когерентно по частоте и фазе для источника в зависимости от изменений окружающей среды, включая температуру. Самая простая конфигурация — это серия, в которой каждый триггер делится на 2. Для серии из трех из них такой системой будет деление на 8. Добавляя дополнительные логические элементы к цепочке триггеров, можно получить другие коэффициенты деления. Семейства логических интегральных схем могут обеспечить решение с одной микросхемой для некоторых общих коэффициентов деления.

Другой популярной схемой для деления цифрового сигнала на четное целое число является счетчик Джонсона . Это тип сети регистров сдвига, которая синхронизируется входным сигналом. Выходные данные с дополнениями последнего регистра возвращаются на вход первого регистра. Выходной сигнал получается из одного или нескольких выходов регистра. Например, делитель деления на 6 может быть построен с 3-регистровым счетчиком Джонсона. Шесть допустимых значений счетчика — 000, 100, 110, 111, 011 и 001. Этот шаблон повторяется каждый раз, когда сеть синхронизируется входным сигналом. Выход каждого регистра — прямоугольная волна f / 6 с фазовым сдвигом между регистрами 60 °. Дополнительные регистры могут быть добавлены для обеспечения дополнительных целочисленных делителей.

Разделение смешанных сигналов

( Классификация: асинхронная последовательная логика )
Расположение D-триггеров — классический метод деления на целое число. Такое разделение когерентно по частоте и фазе для источника в зависимости от изменений окружающей среды, включая температуру. Самая простая конфигурация — это серия, в которой каждый D-триггер делится на 2. Для серии из трех из них такой системой будет деление на 8. Были обнаружены более сложные конфигурации, которые генерируют нечетные факторы, такие как деление на 5. Стандартные классические логические микросхемы, которые реализуют эту или аналогичные функции частотного разделения, включают 7456, 7457, 74292 и 74294. (см. Список серии 7400 и список логических микросхем серии 4000 )

Читайте так же:

Почему слетает счетчик метрики

Дробные делители n

Синтезатор частоты с дробным числом n может быть построен с использованием двух целочисленных делителей, делителя частоты с делением на n и делителя частоты на (n + 1). В контроллере модуля n переключается между двумя значениями, так что ГУН чередует одну зафиксированную частоту и другую. ГУН стабилизируется на частоте, которая является средней по времени из двух зафиксированных частот. Изменяя процент времени, в течение которого делитель частоты проводит на двух значениях делителя, можно выбрать частоту заблокированного ГУН с очень высокой степенью детализации.

Дельта-сигма синтезаторы дробного числа n

Если последовательность деления на n и деления на (n + 1) является периодической, на выходе VCO в дополнение к желаемой частоте появляются паразитные сигналы. Дельта-сигма делители дробного числа n преодолевают эту проблему за счет рандомизации выбора n и (n + 1) при сохранении усредненных по времени соотношений.

Текст модели RS-триггера- защелки на языке VHDL в 9 значном алфавите приведен ниже.

Вариант 2.Счетчик, понижающий частоту входных тактовых сигналов до уровня, позволяющего обеспечить визуальное наблюдение их изменений.

Ниже приведен пример описания счетчика на языке VHDL в 9- значном алфавите для понижения в 2 26 раз частоты тактовых сигналов, поступающих на тестируемую схему (счетчик включается как дополнительный узел в проект на стадии его отладки на плате).

Длительность переходных процессов при нажатии кнопки обычно менее 2 мс. Если период пониженной тактовой частоты более секунды, то вероятность того, что дребезг контактов кнопки, сопоставленной с входным сигналом, совпадет с фронтом тактового сигнала не более 1/500, что для лабораторных работ вполне достаточно.

use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity counter is Port ( CLOCK : in STD_LOGIC;COUNT_OUT : out STD_LOGIC);

architecture Behavioral of counter is

signal count_int : std_logic_vector (25 downto 0) := ( others=>’0’);

begin process (CLOCK) begin

if CLOCK=’1′ and CLOCK’event then count_int <= count_int + 1;end if ;

Вариант 3. Схема формирования коротких одиночных импульсов при нажатии кнопки входного сигнала на отладочной плате.

Длительность импульса ─ один такт входного генератора платы, работающего на частоте 50 МГц. Кнопка соединяется с входом CE формирователя. Импульс на выходе Form_OUT появляется через 100000 тактов (200000 нс) после нажатия кнопки. Точнее, если кнопка посылает сигнал «1» в течении не менее 100000 тактов (0,2 мс).

use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;

Port ( CLOCK,CE : in STD_LOGIC; Form_OUT : out STD_LOGIC;

architecture Behavioral of form is

constant ALL1: std_logic_vector (form_count_size-1 downto 0):= (others =>’1’);

signal count_int : std_logic_vector (form_count_size-1 downto 0) := ( others=>’0’);

begin process (CLOCK, CE) begin

if CE=’0’ then count_int<=( others=>’0’);

elsif CLOCK=’1′ and CLOCK’event then

if (CE=’1) and( count_int < ALL1 ) then

count_int <= count_int + 1; end if ;

Form_OUT <= ‘1’ when count_int=( ALL1-1) else ‘0’ ;

Контрольные вопросы

ВОПРОСЫ из области проектирования синхронных схем

1 Что такое полностью синхронная схема?

2 Перечислите преимущества и недостатки синхронных схем перед асинхронными

3 Какие требования к сети разводки синхросигналов в микросхеме

4 Что такое балансировка конвейера и латентность?

5 Чем определяется предел быстродействия конвейерной схемы

6 В каких случаях дублирование регистров лучше чем установка буферных элементов?

7 Какая примерно нагружечная способность элементов 1533 серии и 1554?

8 Что такое управляемые синхросигналы в схеме и их + и –

ВОПРОСЫ из области автоматизированного синтеза и опций управления синтезаторов

1 Какие критерии проектирования схемы вы можете задавать синтезатору?

2 Чем отличается схема показанная в RTL-view от схемы Technological view?

3 Чем отличаются временные диаграммы поведенческого и посттрассировочнового моделирования?

4 Что дает посттрассировочное моделирование при нарушении времен предустановки-удержания в схеме?

5 Почему отличаются времена задержек в проводниках в отчетах синтезатора и в отчетах трассировщика( в постсинтезном моделировании?

Читайте так же:

Счетчик меркурий 200 тарифы

6 Влияют ли задержки, указанные в исходном описании схемы на VHDL на задержки схемы, построенной синтезатором?

7 Как получить отчет о потребляемой мощности спроектированной схемы?

ВОПРОСЫ из области языков описания аппаратуры,автоматизированного синтеза и моделирования

1. Чем отличается поведенческое и структурное описание [7-9] проекта на языке VHDL?

2. Что надо сделать, чтобы построить самопроверяющуюся тестирующую программу? См. пример теста для D-триггера в лаб.1.

3. Зачем подключают пакет STD_LOGIC_1164? Какие значения могут принимать сигналы пакета?

4. Что такое синтезабельное подмножество VHDL?

5. В чем основное отличие синтезабельных описаний схем с памятью и комбинационных схем?

6. Чем отличаются такие элементы ПЛИС FPGA ,как LUT, SLICE, CLB?

7. Есть ли в составе внутренних элементов ПЛИС Спартан- 3 тристабильные буферы?

8. Как описывать тристабильные буферы на VHDL?

9. Какие действия в САПР ISE необходимы для синтеза спроектированного узла?

10. Как вывести на экран ПЭВМ временную диаграмму всех (включая внутренние) сигналов моделируемой схемы?

11. Как убрать дребезг контактов отладочной платы при проверке схем?

12. При каких ошибках описания при синтезе появляются триггеры защёлки?

13. Как узнать быстродействие и задержки в схеме на ПЛИС по отчетам САПР?

14. Постройте таблицу истинности функции «И» в 4х значном алфавите 0,1,X,Z (подмножество 9-значного алфавита STD_LOGIC_1164).

15. В алфавите std_logic реализована функция разрешения rezolved. ,позволяющая реализовать общую шину. Как реализовать функцию МОНТАЖНОЕ «И»?

16. Чем отличаются ПЛИС типа CPLD от типа FPGA?

17. Когда у Вас в проекте много триггеров , какой тип ПЛИС- CPLD или FPGA предпочтительнее выбрать?

18. Чем отличается VHDL описание D-триггера с асинхронным сбросом и D-триггера с синхронным сбросом?

19. Какой пакет надо подключать, чтобы использовать операцию сложения (+) над векторами типа std_logic_vector ?.

20. Чем отличаются в пакете std_logic_1164 типы std_logic и std_ulogic?

21.Какие данные можно увидеть в отчете САПР ISE SYNTHESYS REPORT?

22.Какие порядки задержек логических элементов ПЛИС и трассировочных элементов( сравните на примере вашего проекта)

23. Какие задержки входных и выходных буферов ПЛИС ?

24.Можно ли проследить пути с максимальными задержками вашего проекта по отчетам САПР?

25 Какой оператор надо включить в текст конструкторских ограничений при разводе тактового сигнала не через тактовый буфер?

26. Перечислите параллельные операторы VHDL

27.Чем отличается семантика оператора присваивания в переменную от присваивания в сигнал?

28. Перечислите последовательные операторы VHDL

29.Чем отличается семантика оператора присваивания в переменную от присваивания в сигнал

30. Что надо учитывать при наличии операторов присваивания в один и тот же сигнал в разных процессах?.

31. Как вы представляете реализацию RS триггера защелки описанного в примере антидребезговой схемы в базисе ПЛИС?

Элементы языка описания аппаратуры VHDL———————————

32.Отличаются ли в языке VHDL имена (идентификаторы), набранные большими буквами от имен, набранных малыми?

33.Чем VHDL операторы присваивания в сигнал (signal)<= отличаются от операторов присваивания в переменные(variable):= ?

34.Чем инерциальная задержка сигнала отличается от транспортной и какими средствами VHDL они отображаются?

35.Приведите основные отличия языка VHDL от языка программирования типа PASCAL.

36. Перечислите параллельные операторы VHDL.

37. Зачем нужно описание компонент в структурных моделях.

38. Чем отличаются поведенческие и структурные VHDL описания ?

39.Как строится типичная тестирующая программа (test bench) ?

40 В каком алфавите выполнено описание Д-триггера и зачем используется функция to_X01 в правой части оператора присваивания в сигнал?

41. Что правильнее — использовать в описании условия срабатывания триггера if ( clk=’1′ and clk’event) then или if rising_edge(clk) then ?

ВОПРОСЫ ДЛЯ тех, кто защищает работу гораздо позднее сроков – например в декабре

1) Опишите функциональную и структурную модель дешифратора 2 х4

2) Опишите функциональную и структурную модель мультиплексора 2 х 1

3)Опишите функциональную и структурную модель RS-триггера-защелки

4)Опишите функциональную модель Д- триггера с установочным входом

5)Опишите функциональную модель J-K триггера

6) Опишите функциональную модель буферного элемента с тристибильным выходом типа АП3

голоса

Рейтинг статьи