Загрузка...Лабраб№4. Лабораторная работа 4 типовые устройства ЭВМ
Лабраб№4. Лабораторная работа 4 типовые устройства ЭВМ
Цель работы. Изучение методов построения регистров, счетчиков, дешифраторов и мультиплексоров.
Регистры — это набор простейших запоминающих устройств (триггеров) для временного хранения двоичной информации. Регистры можно получать, объединяя в группы некоторое число триггеров. Основными видами регистров являются параллельные и последовательные регистры.
2. Параллельный регистр
Параллельный регистр (рис. 1, 2) может быть построен на тактируемых (синхронных) D-триггерах. Число триггеров равно количеству разрядов записываемого в регистре двоичного числа. Значения разрядов ai (i = 1, 2, … n) записываемого числа подаются на информационные D-входы всех триггеров и фиксируются в разрядах регистра с приходом тактового импульса на входы синхронизации С. Для изменения записи числа в регистре требуется подача на D-входы значения разрядов другого числа и появление на С-входах следующего тактового импульса.
Хранимая в регистре информация может читаться с регистра параллельно по разрядам с использованием выходов Qi.
3. Последовательный регистр
Последовательный (сдвигающий) регистр – это регистр, в котором запись информации производится в последовательном коде – разряд за разрядом. Разрядные триггеры регистра соединяются последовательно. С приходом тактового импульса C первый триггер записывает сигнал (0 или 1), находящийся в этот момент на его D-входе, а каждый следующий триггер переключается в состояние, в котором до этого находился предыдущий триггер. Каждый тактовый импульс сдвигает код числа на один разряд. Поэтому для записи n разрядного числа требуется n тактовых импульсов.
- параллельно по разрядам, используя разрядные выходы регистра,
- последовательно по разрядам.
Счетчики предназначены для счета числа импульсов, поступающих на его вход с фиксацией результатов. Счетчик составляется из цепочки триггеров. На рис. 4 приведена схема последовательного двоичного счетчика на D-триггерах. Для установки счетчика в нулевое состояние триггеры имеют R-входы (входы сброса). Установка счетчика на нуль осуществляется подачей на эти входы единичного сигнала. Для работы D-триггера как счетной ячейки (Т-триггера) они имеют обратную связь – инверсный выход каждого D-триггера соединен со своим D-входом. В результате каждый триггер меняет свое состояние на противоположное по каждому сигналу. По первому сигналу первый триггер переходит в единичное состояние и на его выходе формируется единичный сигнал. По второму сигналу первый триггер возвращается в нулевое состояние и на его выходе сбрасывается единичный сигнал. На выходе триггера формируется один выходной сигнал на каждые два входных сигнала. Это одноразрядный пересчет входных импульсов или деление входной частоты.
Для правильной работы второго и последующих триггеров необходимо, чтобы на их входах формировался единичный сигнал в момент перехода первого триггера в нулевое состояние (на каждый четный входной сигнал). Это достигается соединением инверсных выходов триггеров с прямыми входами последующих триггеров.
Подготовка временных диаграмм.
При подготовке временных диаграмм для моделирования магистральных устройств, следует учитывать, что двунаправленные выводы БИС присутствуют на временной диаграмме дважды: как входы и как выходы.
Поэтому на временной диаграмме, представленной на рис 5.1.3. группа отображена и как группа входов DB[2..1] так и как группа выходов DB[2..1].
Данные, поступающие на входную шину, помещаются на входную шину и при моделировании автоматически отображаются на выходной шине DB[2..1]. Данные, снимаемые с двунаправленной шины, отображаются на выходной шине, при этом входная шина должна быть в состоянии отключено «Z».
На временной диаграмме состояние «Z» отображается жирной линией, расположенной посредине между уровнем логического «0» и уровнем логической «1».
Отметим, что если в процессе вывода данных из БИС на двунаправленную шину не перевести соответствующий ей входной сигнал в состояние «Z»возникнет конфликт сигналов между входным драйвером и выходным усилителем БИС, что приведёт при моделировании работы схемы к появлению сигналов неопределённости «X», которые отображаются на временной диаграмме в виде сетки.
Пример сумматора с магистральным вводом-выводом данных.
Рассмотрим схему сумматора с магистральным вводом-выводом данных представленную на рис 5.2.1.
 |
 |
 |
 |
M
 |
 |
 |
 |
DON
 |  |
Рис 5.2.1 Структурная схема сумматора с магистральным вводом-выводом данных.
Представленная схема сумматора имеет следующие входные и выходные сигналы:
M[8..1] –восьмиразрядная двунаправленная магистраль;
CLC –вход тактового сигнала;
DON –выход сигнала окончания формирования суммы;
Работа схемы осуществляется в три такта:
· на первом такте происходит считывание с магистралиMпервого слагаемого и запись в регистр A;
· на втором такте происходит считывание с магистрали Mвторого слагаемого и запись в регистр B;
· на третьем такте происходит вычисление суммы и выдача результата на магистраль M.
Работой схемы управляет арбитр, обеспечивающий корректную работу с магистралью.
Рассмотрим поведенческое описание работы восьмиразрядного сумматора с магистральным вводом-выводом данных.
Суммирующий счетчик схема временная диаграмма
Цель работы: изучение структуры и алгоритмов работы синхронных и асинхронных триггеров; изучение принципов построения синхронных счетчиков.
Используемые приборы и оборудование в программе Electronics Workbench: двухвходовые логические элементы, RS-, JK- и D-триггеры; двухпозиционные переключатели, логические пробники, семисегментные индикаторы; источник сигнала «5 В», источник сигнала «0 В».
1. Краткие теоретические положения
Общие сведения. Триггерами называют класс электронных устройств, обладающих способностью сколь угодно долго находиться в одном из двух устойчивых состояний.
В отличие от комбинационных логических схем (КЛС), триггеры – это логические устройства с памятью. Это свойство обеспечивается наличием в них обратных связей. Выходные сигналы триггеров в общем случае зависят не только от текущих входных сигналов, но и предыдущих состояний триггера, а значит, и от предыдущих входных сигналов.
Триггеры могут быть синхронными и асинхронными. В зависимости от алгоритма работы триггеры могут иметь информационные, установочные и управляющие (тактовые) входы. Установочные входы устанавливают состояние триггера независимо от состояния других входов. Управляющие входы (входы синхронизации) управляют записью данных, подающихся на информационные входы.
Наиболее распространенными являются триггеры RS-, JK-, D- и T-типов.
RS-триггер – это один из простейших автоматов с памятью, который может находиться в одном из двух устойчивых состояний (0 или 1). Он имеет два установочных входа: S (Set – установить в 1) и R (Reset – сбросить в 0). Если подать на оба установочных входа нули, то триггер хранит предыдущее состояние. Каждое состояние устойчиво и поддерживается за счет обратных связей. Подача на оба информационных входа единиц запрещена. RS-триггер обычно выполняется с парафазными выходами на элементах И-НЕ или ИЛИ-НЕ. RS-триггер может асинхронным или синхронным.
Зависимость Q t +1 от Q t характеризует свойство запоминания предыдущего состояния. Граф на рис. 1 показывает эту зависимость для RS-триггера.
Рис. 1. Граф переходов RS-триггера Рис. 2. Граф переходов RS-триггера (другой вариант)
Этот граф показывает, что схема, которая находилась в состоянии Q=0, сохраняет это состояние при воздействии входных наборов R=0; S=0 и R=1; S=0. Если же на вход схемы, находящейся в состоянии Q=0 подействовать набором R=0; S=1, то она переходит в состояние Q=1 и сохраняет его под действием наборов R=0; S=0 и R=1; S=0. На рис. 2 этот граф перерисован более компактно: входные сигналы, которые могут принимать значения как 0, так и 1, обозначены как Х, а последовательность обозначения входных сигналов соответствует порядку R, S.
Триггер типа JK может быть выполнен только синхронным. Помимо информационных входов J и K он имеет тактирующий вход (или вход синхронизации) C. Также он может иметь асинхронхронные установочные входы Ra и Sa, которые имеют приоритет над входами J и K.
D-триггер также выполняется синхронным. Он имеет один информационный вход (D – Date), может иметь также асинхронные входы сброса в 0 и установки в 1.
Счетчиком называют схему, предназначенную для выполнения микроопераций счета и хранения слов. Если микрооперация счета выполняется в канонической двоичной системе счисления (с естественным порядком весов), то такой счетчик называется счетчиком с естественным порядком счета. Если микрооперация выполняется в неканонической системе, то такой счетчик называется счетчиком с произвольным порядком счета.
По способу реализации цепей переноса (заема) между разрядами счетчики подразделяются на следующие типы: с последовательным переносом; с параллельным переносом; с групповым переносом.
2. Порядок выполнения работы
Задание 1. Исследование RS-триггера. Запустите программу Electronics Workbench. Разработайте схему по рис. 3. Включите схему. Последовательно подайте на входы схемы следующие комбинации сигналов: 1) R=1, S=0; 2) R=0, S=0; 3) R=0, S=1; 4) R=0, S=0. Для каждого перехода (изменения состояния или сохранения предыдущего) нарисуйте отдельный граф перехода. По результату эксперимента заполните таблицу 1.
рис.3. RS-триггер на элементах ИЛИ-НЕ
рис.4. RS-триггер на элементах И-НЕ
Разработайте схему по рис. 4. Включите схему. Последовательно подайте на входы схемы следующие комбинации сигналов: 1) R=1, S=0; 2) R=1, S=1; 3) R=0, S=1; 4) R=1, S=1. Для каждого перехода (изменения состояния или сохранения предыдущего) нарисуйте отдельный граф перехода. По результату эксперимента заполните таблицу 2.
050.Сумматор (Ответы на экзаменационные билеты (МСТ))
Файл «050.Сумматор» внутри архива находится в следующих папках: Ответы на экзаменационные билеты (МСТ), Ответы на билеты_doc. Документ из архива «Ответы на экзаменационные билеты (МСТ)», который расположен в категории «к экзамену/зачёту». Всё это находится в предмете «физико-химические основы процессов микро- и нанотехнологии» из шестого семестра, которые можно найти в файловом архиве РТУ МИРЭА. Не смотря на прямую связь этого архива с РТУ МИРЭА, его также можно найти и в других разделах. Архив можно найти в разделе «к экзамену/зачёту», в предмете «физико-химические основы процессов микро- и нанотехнологии» в общих файлах.
Онлайн просмотр документа «050.Сумматор»
Текст из документа «050.Сумматор»
По архитектуре:
— четвертьсумматоры — бинарные (двухоперандные) сумматоры по модулю без разряда переноса, характеризующиеся наличием двух входов, на которые подаются два одноразрядных числа, и одним выходом, на котором реализуется их арифметическая сумма по модулю;
— полусумматоры — бинарные (двухоперандные) сумматоры по модулю с разрядом переноса, характеризующиеся наличием двух входов, на которые подаются одноимённые разряды двух чисел, и двух выходов: на одном реализуется арифметическая сумма по модулю в данном разряде, а на другом — перенос в следующий (старший разряд);
— полные сумматоры — тринарные (трёхоперандные) сумматоры по модулю с разрядом переноса, характеризующиеся наличием трёх входов, на которые подаются одноимённые разряды двух складываемых чисел и перенос из предыдущего (более младшего) разряда, и двумя выходами: на одном реализуется арифметическая сумма по модулю в данном разряде, а на другом — перенос в следующий (более старший разряд). Такие сумматоры изначально ориентированы только на показательные позиционные системы счисления.
По способу действия:
— последовательные (одноразрядные), в которых обработка разрядов чисел ведётся поочерёдно, разряд за разрядом, на одном и том же одноразрядном оборудовании;
— параллельные (многоразрядные), в которых слагаемые складываются одновременно по всем разрядам, и для каждого разряда имеется своё оборудование;
1) при записи отрицательных чисел обратным кодом можно инвертировать вычитаемое и прибавить
его к уменьшаемому. Если при сложении отрицательных чисел в знаковом разряде возникает перенос,
то бит переноса необходимо прибавить к младшему разряду результата сложения;
2) при записи отрицательных чисел в дополнительном коде необходимо постоянно прибавлять 1 к
младшему разряду суммы.
Правила сложения: сложение двоичных чисел производится поразрядно от младшего разряда к
старшему; в младшем разряде вычисляется сумма младших разрядов слагаемых А и В. Эта сумма может
быть записана либо в виде одноразрядного числа S, либо двухразрядного числа SС, где
S – сумма; С – перенос; во всех последующих разрядах сумма вычисляется путем сложения разрядов
слагаемых А и В и переноса С. Сумма может записана либо в виде одноразрядного числа S или двухраз-
рядного числа SС.
Простейшим двоичным суммирующим элементом является четвертьсумматор.
Такое название этот элемент получил из-за того, что он имеет в два раза меньше вы-
ходов и в два раза меньше строк в таблице истинности по сравнению с полным двоич-
ным одноразрядным сумматором. Это устройство нам известно как элемент "сложе-
ние по модулю 2", "исключающее ИЛИ", "неэквивалентность". Схема (рис. 3.7, а)
имеет два входа А и B для двух слагаемых и один выход S для суммы. Ее работу отра-
жает таблица истинности (табл. 3.4), а соответствующее уравнение имеет вид
(3.14)
а) б) в)
Рис. 3.7 Условные графические обозначения четвертьсумматора
Реализуем четвертьсумматор в базисах И-НЕ, ИЛИ-НЕ и с использованием только одного инверто-
ра, для чего преобразуем уравнение (3.14):
С целью снижения громоздкости и увеличения наглядности, условно заменим знаки операций логиче-
ских соотношений знаками арифметических операций, где произведение соответствует конъюнк-
ции, а сложение – дизъюнкции.
На рис. 3.8 приведены схемы, реализующие уравнения (3.15) – (3.17).
а) б) в)
Рис. 3.8 Варианты четвертьсумматоров в базисах И-НЕ, ИЛИ-НЕ, ИЛИ
Список использованной литературы
Одноразрядный двоичный сумматор, его еще называют полным сумматором, состоит из двух
комбинационных схем: одна формирует результат сложения Sumi, вторая – бит переноса СYi. (см. рис.
Одноразрядные полные сумматоры имеют три входа, которые обес-
печивают сложение разрядов слагаемых и разряд переноса из предыдуще-
го разряда по правилу Ci–1+Ai.+ Bi (см. табл. 1.3).
Для полного сумматора минимизированные переключательные функции для Si и Ci+1 будут иметь
1.2 Таблица истинности
Bi Ai Si Сi+1
1.3 Таблица истинности
Сi-1 Аi Вi Si Сi+1
Рис. 1.4 Схема полного сумматора (а) и временная диаграмма (б)
Для выполнения операции сложения над многоразрядными словами од-
норазрядные сумматоры объединяют в группы, где каждый одноразряд-
ный сумматор суммирует одноименные разряды слагаемых.
В зависимости от характера ввода-вывода кодов и организации переносов комбинационные много-
разрядные сумматоры бывают с последовательным переносом и параллельным (ускоренным) перено-
В сумматоре с последовательным переносом сложение кодов осуществляется поразрядно начи-
ная с младшего разряда с помощью комбинационного сумматора на три входа. Образующийся в данном
разряде перенос Cj+1 задерживается на время tзд и поступает на вход Cj сумматора в момент поступления
следующего разряда слагаемых. Таким образом, последовательно разряд за разрядом производится
сложение кодов чисел. Достоинством последовательного сумматора является простота аппаратурной
реализации, а недостатком – большое время суммирования (см. рис. 1.5).
Рис. 1.5 Схема трехразрядного сумматора с последовательным переносом и
временная диаграмма, работы трехразрядного сумматора
с последовательным переносом
В сумматоре с параллельным (ускоренным) переносом достигается более высокое быстродейст-
вие. Параллельная схема каскадирования использует параллельный групповой или ускоренный перенос,
причем схема сумматора значительно усложняется по сравнению с сумматором с последовательным
Суммируемые коды поступают на входы сумматора одновременно по всем разрядам. Значение
окончательного переноса формируется специальной схемой, называемой схемой ускоренного переноса.
С целью повышения быстродействия сумматоры в интегральном исполнении изготавливают с
